Directrius de migració intel d'Arria 10 a Stratix 10 per al subsistema Ethernet 10G

Directrius de migració d'Intel® Arria® 10 a Intel® Stratix® 10 per al subsistema Ethernet 10G

El nucli IP Intel® FPGA Ethernet 10G (10GbE) Ethernet 10G (10GbE) Intel® FPGA IP inclou el disseny Intel Stratix® XNUMX i Intel Arria® XNUMX exampfitxers que compleixen les especificacions IEEE 802.3-2008. Les interfícies entre el nucli IP Intel Stratix 10 LL 10GbE MAC Intel FPGA i el nucli IP de la interfície física (PHY) són diferents en comparació amb el nucli IP Intel FPGA Intel Arria 10 LL 10GbE MAC amb el nucli IP PHY.

Aquestes directrius de migració estan destinades a aquells que estiguin familiaritzats amb el nucli IP Intel Arria 10 LL 10GbE MAC Intel FPGA. Utilitzeu aquestes directrius de migració si voleu migrar el vostre disseny Intel Arria 10 LL 10GbE MAC per utilitzar dispositius Intel Stratix 10.

Sistema MAC Intel Stratix 10 LL 10GbE

Comparació entre Intel Stratix 10 i Intel Arria 10 Design Exampfitxers per a LL 10GbE MAC Intel FPGA IP Core

Disseny Example	Variant MAC	PHY	Kit de desenvolupament	Intel Arria 10	Intel Stratix 10
10GBASE-R Ethernet	10G	PHY natiu (suport PHY natiu de rajoles L/H per a Intel Stratix 10)	Integritat del senyal del transceptor Intel Arria 10/Intel Stratix 10 GX	Sí	Sí
Ethernet 1G/2.5G amb 1588	1G/2.5G	1G/2.5G/5G/10G Ethernet PHY de velocitat múltiple	Integritat del senyal del transceptor Intel Arria 10/Intel Stratix 10 GX	Sí	Sí
1G/2.5G/10G Ethernet	1G/2.5G/10G	1G/2.5G/5G/10G Ethernet PHY de velocitat múltiple	Integritat del senyal del transceptor Intel Arria 10/Intel Stratix 10 GX	Sí	Sí
10GBASE-R Mode de registre Ethernet	10G	PHY nadiu	Integritat del senyal del transceptor Intel Arria 10 GX	Sí	No disponible
XAUI Ethernet	10G	XAUI PHY	Intel Arria 10 GX FPGA	Sí	No disponible
Ethernet 1G/10G	1G/10G	1G/10GbE i 10GBASE-KR PHY	Integritat del senyal del transceptor Intel Arria 10 GX	Sí	No disponible
va continuar.

Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel i altres marques d'Intel són marques comercials d'Intel Corporation o de les seves filials. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis.

Altres noms i marques es poden reclamar com a propietat d'altres.

Disseny Example	Variant MAC	PHY	Kit de desenvolupament	Intel Arria 10	Intel Stratix 10
Ethernet 1G/10G amb 1588	1G/10G	1G/10GbE i 10GBASE-KR PHY	Integritat del senyal del transceptor Intel Arria 10 GX	Sí	No disponible
10M / 100M/1G/10G Ethernet	10M / 100M/1G/10G	1G/10GbE i 10GBASE-KR PHY	Integritat del senyal del transceptor Intel Arria 10 GX	Sí	No disponible
10M / 100M/1G/10G Ethernet amb 1588	10M / 100M/1G/10G	1G/10GbE i 10GBASE-KR PHY	Integritat del senyal del transceptor Intel Arria 10 GX	Sí	No disponible
Ethernet 1G/2.5G	1G/2.5G	1G/2.5G/5G/10G Ethernet PHY de velocitat múltiple	Integritat del senyal del transceptor Intel Arria 10 GX	Sí	No disponible
10G USXGMII Ethernet	1G/2.5G/5G/10G (USXGMII)	1G/2.5G/5G/10G Ethernet PHY de velocitat múltiple	Integritat del senyal del transceptor Intel Arria 10 GX	Sí	No disponible

Nota:
Podeu accedir al disseny enumerat exampmitjançant l'editor de paràmetres MAC LL 10GbE al programari Intel Quartus® Prime Pro Edition.

Informació relacionada

• Guia d'usuari d'Ethernet 10G MAC de baixa latència
• Intel Stratix 10 de baixa latència Ethernet 10G MAC Disseny Example Guia de l'usuari
• Guia d'usuari PHY del transceptor Intel Stratix 10 L i H-Tile

Configuracions admeses per a dissenys MAC d'Intel Stratix 10 i Intel Arria 10 LL 10GbE

La taula següent enumera totes les configuracions IP Ethernet d'Intel Stratix 10 i Intel Arria 10 possibles.

Configuracions admeses per a la configuració IP Ethernet Intel Arria 10 i Intel Stratix 10

Nucli IP		Intel Arria 10	Intel Stratix 10
LL 10GbE MAC	Velocitat	• 10G
		• 1G/10G
		• 10M/100M/1G/10G
		• 1G/2.5G
		• 1G/2.5G/10G
		• 1G/2.5G/5G/10G (interfície USXGMII)
		• 10M/100M/1G/2.5G
		•    10M/100M/1G/2.5G/10G
	Característica IEEE 1588v2	• 10G	• 10G
		• 1G/10G	• 1G/10G
		• 10M/100M/1G/10G	• 10M/100M/1G/10G
		• 1G/2.5G	• 1G/2.5G
			• 1G/2.5G/10G
va continuar.

Nucli IP		Intel Arria 10	Intel Stratix 10
1G/2.5G/5G/10G Ethernet de velocitat múltiple PHY	Velocitat	• 2.5G • 1G/2.5G • 1G/2.5G/10G (MGBASE-T PHY) • 1G/2.5G/5G/10G (interfície USXGMII/NBASE-T PHY)
	Característica IEEE 1588v2	• 2.5G • 1G/2.5G	• 2.5G • 1G/2.5G • 1G/2.5G/10G No és compatible amb el mode SGMII habilitat.
	Mode SGMII	No disponible	• 1G/2.5G • 1G/2.5G/10G
XAUI PHY		Disponible	No disponible
Transceptor Intel Stratix 10 L-tile/H-tile PHY natiu		No disponible	Preajustos compatibles: • 10GBASE-R • 10GBASE-R 1588 • 10GBASE-R Baixa latència • 10GBASE-R amb KR FEC
Transceptor Intel Arria 10 PHY natiu		Preajustos compatibles: • 10GBASE-R • Mode de registre 10GBASE-R • 10GBASE-R Baixa latència • 10GBASE-R amb KR FEC	No disponible
Intel Arria 10 1G/10GbE i 10GBASE-KR PHY		Disponible	No disponible
Intel Stratix 10 10GBASE-KR PHY		No disponible	Disponible

Rellotge i restabliment de la infraestructura

Nuclis IP PHY natius del transceptor Intel Stratix 10 LL 10GbE MAC i Intel Stratix 10

Podeu configurar el nucli IP PHY natiu del transceptor Intel Stratix 10 per implementar 10GBASE-R PHY amb la capa física específica d'Ethernet que funciona a una velocitat de dades de 10.3125 Gbps tal com es defineix a la clàusula 49 de l'especificació IEEE 802.3-2008. Aquesta configuració proporciona un nucli IP Intel FPGA de MAC de XGMII a LL 10GbE i implementa un PHY d'un sol canal de 10.3125 Gbps per a una connexió directa a un mòdul òptic connectable plus (SFP+) de factor de forma petit mitjançant la interfície elèctrica de factor de forma petit (SFI). especificació.

La figura següent il·lustra la migració d'un disseny Intel Arria 10 a un disseny Intel Stratix 10.

Esquema de rellotge i restabliment per a LL 10GbE MAC i el transceptor Intel Stratix 10 natiu PHY a 10GBASE-R Design Example Interfície

Informació relacionada
AN795: Implementació de directrius per al subsistema Ethernet 10G mitjançant el nucli IP MAC 10G de baixa latència en dispositius Arria 10

Intel Stratix 10 LL 10GbE MAC i Intel Stratix 10 1G/2.5G/5G/10G Ethernet multitaxa PHY Nuclis IP Intel FPGA

El nucli IP Intel FPGA 1G/2.5G/5G/10G Ethernet PHY Intel per a dispositius Intel Stratix 10 proporciona GMII i XGMII al nucli IP Intel FPGA LL 10GbE MAC. El nucli IP 1G/ 2.5G/5G/10G Ethernet PHY de velocitat múltiple implementa un únic canal PHY sèrie 1G/2.5G/5G/10Gbps. El disseny proporciona una connexió directa a mòduls connectables SFP+ de doble velocitat 1G/2.5GbE, dispositius PHY externs de coure MGBASE-T o interfícies xip a xip. Aquests nuclis IP admeten taxes de dades reconfigurables.

La figura següent il·lustra la migració d'un disseny Intel Arria 10 a un disseny Intel Stratix 10.

Esquema de rellotge i restabliment per a LL 10GbE MAC i 1G/2.5G/5G/10G Ethernet de velocitat múltiple PHY Design Example (mode 1G/2.5G/10G) per a dispositius Intel Stratix 10

La figura següent il·lustra l'últim esquema de rellotge i restabliment de l'Ethernet 1G/2.5G amb disseny de funcions IEEE 1588v2 ex.ample adreçat a dispositius Intel Stratix 10. Hi ha diferències entre aquesta solució i la versió que es va introduir als dispositius Intel Arria 10. La modificació és necessària quan es migra el disseny dels dispositius Intel Arria 10 als dispositius Intel Stratix 10.

Esquema de rellotge i restabliment per a LL 10GbE MAC i 1G/2.5G/5G/10G Ethernet de velocitat múltiple PHY Design Example (mode 1G/2.5G amb funció IEEE 1588v2) per a dispositius Intel Stratix 10

Un nou port de rellotge d'entrada latency_sclk està disponible als dispositius Intel Stratix 10. Aquest port està disponible quan activeu el paràmetre Habilita els ports de mesura de latència al nucli IP PHY natiu del transceptor Intel Stratix 10 L/H-Tile o el paràmetre Habilita el protocol de temps de precisió IEEE 1588 al paràmetre 1G/2.5G/5G/10G Multi- Nucli IP Ethernet PHY Intel FPGA. Aquest port és necessari per al model de mesura de latència determinista per a dispositius Intel Stratix 10. Per obtenir més informació, consulteu el capítol del model d'ús de latència determinista a la Guia d'usuari de PHY del transceptor Intel Stratix 10 L/H-Tile.

Per connectar un bucle de bloqueig de fase d'E/S (IOPLL), afegiu una IP de control de rellotge Intel Stratix 10 (stratix10_clkctrl) del catàleg IP. L'IOPLL ofereix dos samprellotges ling en aquest disseny: 53.33 MHz per al mode 2.5G i 80 MHz per al mode 1G.

La figura següent il·lustra els detalls de connectivitat basats en el disseny Ethernet 1G/2.5G.

Diagrama de connectivitat per a Ethernet 1G/2.5G amb disseny 1588 per a dispositius Intel Stratix 10

Heu d'assegurar-vos que el port inclk0x es connecti a 2.5G samprellotge ling i el port inclk1x es connecta a 1G samprellotge ling. El port de rellotge de sortida del control de rellotge es converteix en el port latency_sclk. Per a la migració del disseny dels dispositius Intel Arria 10 als dispositius Intel Stratix 10, podeu reutilitzar la connectivitat similar entre el bloc de reconfiguració 1G/2.5G i el controlador de restabliment del transceptor.

Informació relacionada

• Guia d'usuari PHY del transceptor Intel Stratix 10 L i H-Tile
• AN795: Implementació de directrius per al subsistema Ethernet 10G que utilitza el nucli IP MAC 10G de baixa latència en dispositius Arria 10
• Guia d'usuari de PLL i rellotge d'Intel Stratix 10

Mapeig del registre IP

El nucli IP LL 10GbE MAC Intel FPGA per a dispositius Intel Stratix 10 utilitza el mateix mapa de registre que el nucli IP LL 10GbE MAC Intel FPGA per a dispositius Intel Arria 10. Els valors predefinits Ethernet PHY i 10GBASE-R PHY també utilitzen el mateix mapa de registres per als dissenys Intel Stratix 10 i Intel Arria 10. El nucli LL 10GbE MAC Intel FPGA IP per a dispositius Intel Stratix 10 encara és compatible amb la compatibilitat enrere amb 10GbE IP amb l'adaptador Avalon Memory-Mapped (MM) de 64 bits.

Informació relacionada
Guia d'usuari d'Ethernet 10G MAC de baixa latència.

Diferències de connectivitat del senyal entre Intel Stratix 10 i Intel Arria 10 Ethernet Design Examples

Per al nucli IP LL 10GbE MAC Intel FPGA, no s'han introduït senyals nous per als dispositius Intel Stratix 10. Hi ha nous senyals d'estat de restabliment asíncron introduïts a l'Intel Stratix 10 L/H-Tile Transceiver Native PHY IP Core. Les diferències s'apliquen a tots els nuclis Ethernet PHY IP, que inclouen totes les variants dels nuclis IP 1G/2.5G/5G/10G Ethernet PHY Intel FPGA multitaxa i el nucli IP 10GBASE-R PHY Intel FPGA.

Diferències de senyal d'interfície entre el transceptor Intel Stratix 10 L/H-Tile PHY natiu/Ethernet PHY de velocitat múltiple i el transceptor Intel Arria 10 PHY natiu/Ethernet de velocitat múltiple PHY

Nota: = El nombre de carrils.

Senyals d'interfície Intel Stratix 10	Senyals d'interfície Intel Arria 10	Comentaris
tx_analogreset_stat[ -1 :0]	No disponible	Aquests ports d'estat de restabliment només s'han introduït recentment als dispositius Intel Stratix 10. Connecteu-vos al senyal corresponent al nucli IP del controlador de restabliment PHY del transceptor, que implementa la seqüència de restabliment adequada per al dispositiu.
rx_analogreset_stat[ -1 :0]	No disponible
tx_digitalreset_stat[ - 1:0]	No disponible
rx_digitalreset_stat[ - 1:0]	No disponible
latència_sclk	No disponible	Rellotge de referència d'entrada de mesura de latència. Samprellotge ling per mesurar la latència del camí de dades del bloc d'interfície d'aplicació del transceptor (AIB). Aquest port està disponible quan l'opció de ports de mesura de latència al nucli IP PHY natiu del transceptor Intel Stratix 10 L/H-Tile o l'opció de protocol de temps de precisió IEEE 1588 a l'Ethernet multitaxa 1G/2.5G/5G/10G Intel PHY Intel FPGA El nucli IP està habilitat.
adreça_reconfig [log2 +10:0]	adreça_reconfig [log2+9:0]	Senyal d'adreça de reconfiguració connectada al bloc de reconfiguració. Bus d'adreces que solia especificar l'adreça a la qual s'accedeix tant per a les operacions de lectura com d'escriptura.

Diferències de senyal de la interfície entre la IP del controlador de restabliment del transceptor Intel Stratix 10 i la IP del controlador de restabliment del transceptor Intel Arria 10

Nota: = El nombre de carrils.

Senyals d'interfície Intel Stratix 10	Senyals d'interfície Intel Arria 10	Comentaris
tx_analogreset_stat[ -1 :0]	No disponible	Aquest és el senyal d'estat de restabliment del nucli IP PHY natiu del transceptor. Hi ha un tx_analogreset_stat per canal. Quan s'afirma, comença la seqüència de restabliment de TX PMA. Quan es retira la declaració, s'acaba la seqüència de restabliment de TX PMA.
rx_analogreset_stat[ -1 :0]	No disponible	Aquest és el senyal d'estat de restabliment del nucli IP PHY natiu del transceptor. Hi ha un rx_analogreset_stat per canal. Quan s'afirma, comença la seqüència de restabliment de RX PMA. Quan es retira la declaració, finalitza la seqüència de restabliment de RX PMA.
tx_digitalreset_stat[ - 1:0]	No disponible	Aquest és el senyal d'estat de restabliment del nucli IP PHY natiu del transceptor. Hi ha un tx_digitalreset_stat per canal. Quan s'afirma, comença la seqüència de restabliment de TX PCS.
va continuar.

Senyals d'interfície Intel Stratix 10	Senyals d'interfície Intel Arria 10	Comentaris
		Quan es retira la declaració, finalitza la seqüència de restabliment per a TX PCS.
rx_digitalreset_stat[ - 1:0]	No disponible	Aquest és el senyal d'estat de restabliment del nucli IP PHY natiu del transceptor. Hi ha un rx_digitalreset_stat per canal. Quan s'afirma, comença la seqüència de restabliment per a RX PCS. Quan es retira la declaració, la seqüència de restabliment per a RX PCS acaba.

La figura següent il·lustra la connectivitat dels senyals d'estat de restabliment del disseny del subsistema Intel Stratix 10 Ethernet 10G. Això s'aplica si utilitzeu el nucli IP PHY natiu d'Intel Stratix 10 L-tile/H-tile o el nucli IP Intel FPGA PHY multitaxa 1G/2.5G/5G/10G.

Diagrama de connectivitat dels senyals d'estat de restabliment per a Intel Stratix 10 PHY IP Core i restabliment del controlador IP Core

Hi ha alguns canvis als senyals d'interfície ATX PLL i fPLL per als dispositius Intel Stratix 10 en comparació amb els dispositius Intel Arria 10. Si esteu migrant dissenys Ethernet d'un dispositiu Intel Arria 10 a un dispositiu Intel Stratix 10, elimineu els senyals de restabliment mcgb_rst i pll_powerdown perquè no estan disponibles a Intel Stratix 10.

La figura següent il·lustra la diferència entre Intel Stratix 10 L-Tile/H-Tile ATX PLL i Intel Arria 10 ATX PLL.

Comparació entre els senyals d'interfície per a l'Intel Stratix 10 L-Tile/H-Tile Transceiver ATX PLL i l'Intel Arria 10 Transceiver ATX PLL

Un altre canvi a l'Intel Stratix 10 L-Tile/H-Tile Transceiver PHY és l'1 bit addicional afegit al bus reconfig_address, en comparació amb la versió Intel Arria 10 Transceiver PHY. Es requereix el mateix canvi per al PHY multitaxa, ja que es crea utilitzant el PHY natiu com a línia de base.

La figura següent il·lustra com connectar la reconfig_address.

Diagrama de blocs sobre la connectivitat d'adreces de reconfiguració per al disseny del subsistema Ethernet Intel Stratix 10
L'exampEl fitxer que es mostra es basa en el disseny Ethernet, exampel model. Per als blocs que genera Platform Designer, podeu obtenir els mòduls del disseny example files.

Informació relacionada

• Intel Stratix 10 de baixa latència Ethernet 10G MAC Disseny Example Guia de l'usuari
• Guia d'usuari PHY del transceptor Intel Stratix 10 L i H-Tile
• Guia d'usuari de PLL i rellotge d'Intel Stratix 10

Flux migratori

Només el programari Intel Quartus Prime Pro Edition ofereix dissenys Intel Stratix 10. Si utilitzeu un disseny Intel Arria 10 Ethernet de l'Intel Quartus Prime Standard Edition, heu de migrar a la versió Intel Quartus Prime Pro Edition per a qualsevol disseny d'Intel Stratix 10.

Informació relacionada
Manual d'Intel Quartus Prime Pro Edition Volum 1: Disseny i compilació

• Ofereix més informació sobre l'actualització de nuclis IP i sistemes Qsys Pro al programari Quartus Prime Pro Edition.

Historial de revisions de documents per a AN 808

Directrius de migració d'Intel Arria 10 a Intel Stratix 10 per al subsistema Ethernet 10G

Versió del document	Canvis
2019.11.20	• Rebrandat com a Intel. • Figura actualitzada: Esquema de cronometratge i restabliment per a LL 10GbE MAC i 1G/2.5G/5G/10G Ethernet de velocitat múltiple PHY Design Example (mode 1G/2.5G amb funció IEEE 1588v2) per a dispositius Intel Stratix 10. • Realitzar actualitzacions editorials al llarg del document.

Data	Versió	Canvis
Juny 2017	2017.06.19	Alliberament inicial.

AN 808: directrius de migració d'Intel® Arria® 10 a Intel® Stratix® 10 per al subsistema Ethernet 10G.

Documents/Recursos

Directrius de migració intel d'Arria 10 a Stratix 10 per al subsistema Ethernet 10G [pdfGuia de l'usuari Directrius de migració d'Arria 10 a Stratix 10 per al subsistema Ethernet 10G, directrius de migració, directrius de migració Arria 10, directrius de migració Stratix 10, directrius de migració del subsistema Ethernet 10G

Referències

• Manual d'usuari